并行总线由时钟线和数据线组成。如下图所示，CLK为时钟线，Bit0和Bit1分别为数据线的第0位和第1位。示波器会在时钟的上升沿、下降沿或上下边沿处对数据线进行采样，并按照设定的门限电平判定每个数据点为逻辑“1”或逻辑“0”。
图 1. 并行解码示意图
进入 解码 菜单，在 总线类型 项，通过下拉菜单选择 并行，可进行并行解码的配置。
图 2. 并行解码菜单
总线开关
点击 总线开关 项的开关按钮，选择打开（ON）或关闭（OFF）总线开关功能。